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RapidWright与Vivado TCL获取pblock站点结果不一致

封装与引脚约束已闭环原帖 9 个回答 · 366 次浏览|器件：Alveo U250 / Vitis flow / RapidWright

一句话结论：工具行为符合预期，SNAPPING MODE会排除Laguna列及相邻slice列

现象

RapidWright返回pblock全部site，Vivado TCL的get_sites缺少Laguna列旁一列SLICEL

根因

Vitis流程为DFX设计，Laguna列及相邻slice列属不可拆分的PU，SNAPPING MODE会自动将其从pblock排除

可尝试的处理步骤

create_pblock CR_X0Y12_To_CR_X3Y15
resize_pblock CR_X0Y12_To_CR_X3Y15 -add CLOCKREGION_X0Y12:CLOCKREGION_X3Y15
在Vitis中用--vivado.prop run.impl_1.STEPS.OPT_DESIGN.TCL.PRE=constraint.tcl应用约束
打开postroute dcp后执行highlight_objects [get_sites -of_objects [get_pblocks CR_X0Y12_To_CR_X3Y15]]
查看日志中Constraints 18-4422与18-4421关于SNAPPING MODE和LAGUNA range的提示

本文基于 AMD 客户社区（原 Xilinx 论坛）真实问答整理为中文要点，非原文转载；技术细节以原帖与 AMD 官方文档为准。
原帖：https://adaptivesupport.amd.com/s/question/0D54U00008LPzNESA1/discrepancy-between-rapidwrights-pblockgetallsit

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相关标签：RapidWright · pblock · DFX · Vitis

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