时序与实现社区未闭环原帖 9 个回答 · 402 次浏览|器件：Vivado 2017.2
一句话结论：问题未定位，需进一步排查时钟门控转换相关选项
含多个RTL时钟门控的设计在2017.2综合时于时钟门控转换阶段崩溃
帖中未明确
本文基于 AMD 客户社区（原 Xilinx 论坛）真实问答整理为中文要点，非原文转载；技术细节以原帖与 AMD 官方文档为准。
原帖：https://adaptivesupport.amd.com/s/question/0D52E00006hpetcSAA/design-synthesis-with-clock-gate-and-retiming-en
相关标签：Vivado · synthesis · clock_gating · crash
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