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知识库›AMD 社区问答速查›DDR4 IP开发中dbg_hub报xsdbm_cc_late_late.xdc

DDR4 IP开发中dbg_hub报xsdbm_cc_late_late.xdc错误如何解决？

ILA 在线调试已闭环原帖 9 个回答 · 576 次浏览|器件：Vivado / DDR4 DRAM IP（错误码：Common 17-55, Common 17-1548）

一句话结论：检查CI流程中create_clock约束是否被正确读取

现象

综合/实现时dbg_hub生成的xdc报get_property无对象及变量读取失败

根因

CI工具流程中xdc里的create_clock约束未被读取，导致debug_hub失败

可尝试的处理步骤

本文基于 AMD 客户社区（原 Xilinx 论坛）真实问答整理为中文要点，非原文转载；技术细节以原帖与 AMD 官方文档为准。
原帖：https://adaptivesupport.amd.com/s/question/0D54U00008Q0mHtSAJ/debug-hub-dbghub-introducing-errors-when-develop

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相关标签：dbg_hub · DDR4 · Vivado · xdc

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