时序与实现社区未闭环原帖 9 个回答 · 1.9K 次浏览|器件：Vivado 2020.2 / DDR4 IP核（错误码：Common 17-55）
一句话结论：顶层端口名需与约束中port名一致且区分大小写
改顶层DQ端口名为DDR4_DQ后IP约束报[Common 17-55]错误
帖中未明确
本文基于 AMD 客户社区（原 Xilinx 论坛）真实问答整理为中文要点，非原文转载；技术细节以原帖与 AMD 官方文档为准。
原帖：https://adaptivesupport.amd.com/s/question/0D52E00006svMybSAE/%E6%9B%B4%E6%94%B9%E9%A1%B6%E5%B1%82%E7%AB%AF%E5
这条帖子的错误码在词典里有独立词条，含现象、根因与可执行步骤：
相关标签：Vivado · DDR4 · XDC · get_ports
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