Zynq PS 配置已闭环原帖 9 个回答 · 2.09K 次浏览|器件：Zynq 7000 / ZedBoard / Vivado / SDK
一句话结论：建议用向导设计自定义IP并打包进Block Design，参考UG1118与ARM AXI4规范
用户询问PS与PL双向数据传输的AXI架构选择，以及外部AXI端口在xparameters.h中无寄存器映射细节
帖中未明确
本文基于 AMD 客户社区（原 Xilinx 论坛）真实问答整理为中文要点，非原文转载；技术细节以原帖与 AMD 官方文档为准。
原帖：https://adaptivesupport.amd.com/s/question/0D52E00006hphPbSAI/data-communication-between-ps-and-pl-and-pl-and-
相关标签：Zynq7000 · AXI4 · Vivado · IPI
就这个问题继续问 AI → ← 返回 AMD 社区问答速查