ILA 在线调试已闭环原帖 9 个回答 · 719 次浏览|器件：Vivado 2022.2.1 / xsim
一句话结论：非工具bug，属VHDL语言类型歧义，加type mark即可解决
声明自定义std_logic_vector数组类型后，unsigned转换处出现编译错误
自定义类型可见导致拼接结果类型存在歧义，需用type mark指明类型
本文基于 AMD 客户社区（原 Xilinx 论坛）真实问答整理为中文要点，非原文转载；技术细节以原帖与 AMD 官方文档为准。
原帖：https://adaptivesupport.amd.com/s/question/0D54U00007BrJLTSA3/compilation-error-for-unsigned-conversion-when-d
相关标签：VHDL · type mark · unsigned · xsim
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