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Vitis HLS 中 loop_merge 与 pipeline 导致协同仿真失败

HLS 综合社区未闭环原帖 9 个回答 · 504 次浏览|器件：Vitis HLS v2020.02 / v2022.02

一句话结论：疑似 pragma 相关 bug，已有人表示将上报

现象

CSIM 通过但协同仿真失败，输出 FFFFFFFF 而非 FFFFFFFB

根因

帖中未明确

可尝试的处理步骤

对 func_4 应用 loop_merge pragma，对 func_15 应用 pipeline pragma
用 Vitis HLS v2020.02 和 v2022.02 综合代码
运行 CSIM 与协同仿真
注释掉两个 pragma 之一后重新综合并协同仿真

本文基于 AMD 客户社区（原 Xilinx 论坛）真实问答整理为中文要点，非原文转载；技术细节以原帖与 AMD 官方文档为准。
原帖：https://adaptivesupport.amd.com/s/question/0D54U00005wTGlhSAG/bug-report-both-vitis-hls-v202002-and-v202202-re

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相关标签：Vitis HLS · co-simulation · loop_merge · pipeline

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