MIG 7 Series Block Design 时序不满足如何解决

Block Design 与 IP Integrator已闭环原帖 9 个回答 · 403 次浏览|器件：Arty A7-100 / Vivado 2020.2 Ubuntu

现象

时序失败路径为 clk_pll_i 到 sys_clk_pin，100 MHz 主时钟

根因

AXI 输入由不同时钟驱动，导致时序错误

可尝试的处理步骤

• 检查 MIG 时钟配置（回答中询问 166.66 MHz 是否为 MIG 输入时钟并请求配置截图）
• 确认所有 aclk 由 MIG 7 Series 的 UI clk 驱动
• 修正 AXI 输入时钟使其由同一时钟驱动

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