时序与实现社区未闭环原帖 9 个回答 · 856 次浏览|器件：Vivado 2024.1 / Versal Prime XCVM1402-1 / AXI Quad SPI
一句话结论：讨论未给出结论，仅质疑时钟约束写法
Vivado 时序通过，但示波器上 MOSI 相对 SPI CLK 建立时间不足，无法通信
帖中未明确
本文基于 AMD 客户社区（原 Xilinx 论坛）真实问答整理为中文要点，非原文转载；技术细节以原帖与 AMD 官方文档为准。
原帖：https://adaptivesupport.amd.com/s/question/0D5KZ000016obVO0AY/axi-quad-spi-interface-meets-timing-but-oscillos
相关标签：AXI Quad SPI · timing constraints · Versal · setup time
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