fpga.love ← 返回开源项目
首页 / 开源项目 / VexRiscv

VexRiscv

处理器 SpinalHDL

A FPGA friendly 32 bit RISC-V CPU implementation

软核处理器与 SoC 实现,可在 FPGA 上构建可编程计算单元。

该项目主题覆盖 cpu、fpga、riscv、soc、softcore、spinalhdl、verilog、vhdl 等方向。

本页为仓库信息自动同步页,每周随 GitHub 数据更新;深度评测与实测文章见下方同类项目。

Star3,305
Fork522
主要语言Assembly
开源许可MIT
最近提交2026-10-13
仓库地址https://github.com/SpinalHDL/VexRiscv
前往 GitHub 查看源码与 README

仓库标签

cpufpgariscvsocsoftcorespinalhdlverilogvhdl

同类项目