Vitis2020.1构建DPU加速器报错
HLS / Vitis 社区未闭环 Vitis2020.1 / Vivado2020.1 / Ultra96V2
一句话结论：M_AXI_HPM0_FPD的DATA_WIDTH被设为1，超出32/64合法范围
构建硬件生成FPGA bitstream时Vivado报总线接口参数越界错误
ERROR: [VPL 41-1274] Set bus interface parameter, Value '1' is out of the range for parameter 'Data Width(DATA_WIDTH)' for BD Interface 'M_AXI_HPM0_FPD' . Valid values are - 32, 64
帖中未明确
M_AXI_HPM0_FPD的DATA_WIDTH被设为1，超出32/64合法范围
本文据 AMD 客户社区（原 Xilinx 论坛）真实报错帖整理为中文要点，非原文转载；技术细节以原帖与 AMD 官方文档为准。
原帖：https://adaptivesupport.amd.com/s/question/0D52E00006hpOJuSAM/error-while-building-a-dpu-acc…