如何解决BD设计被锁定的报错
HLS / Vitis 已闭环 SDSoC/SDx 2018.2 / zcu102-rv-ss-2017-4-rev2 / zcu102_rv_ss
一句话结论：在Vivado中打开平台工程，检查IP状态并升级锁定IP
创建FPGA bitstream时提示BD-design被锁定，因block design含锁定IP
ERROR: [VPL 5-336] This command cannot be run, as the BD-design is locked. Locked reason(s):
Block design中包含锁定的IP，需运行report_ip_status查看并升级IP
在Vivado中打开平台工程，检查IP状态并升级锁定IP
本文据 AMD 客户社区（原 Xilinx 论坛）真实报错帖整理为中文要点，非原文转载；技术细节以原帖与 AMD 官方文档为准。
原帖：https://adaptivesupport.amd.com/s/question/0D52E00006hpiquSAA/how-to-fix-the-error-bd-5336-t…