AIE教程硬件仿真因VHDL目标语言与NoC冲突报错
HLS / Vitis 已闭环 Vitis 2023.2 / VCK190
一句话结论：将目标语言改为Verilog后硬件仿真成功运行
构建硬件仿真时mkfsImage报rootfs.ext4不存在；改用自定义平台后Vivado仿真报NoC不支持VHDL
[ERROR] ERROR: [VPL 12-23660] Simulation is not supported for the target language VHDL when design contains NoC (Network-on-Chip) blocks
帖中未明确；回答推测使用Vitis自带base platform时被当作Linux而非baremetal，且目标语言为VHDL与NoC块不兼容
将目标语言改为Verilog后硬件仿真成功运行
本文据 AMD 客户社区（原 Xilinx 论坛）真实报错帖整理为中文要点，非原文转载；技术细节以原帖与 AMD 官方文档为准。
原帖：https://adaptivesupport.amd.com/s/question/0D54U00008lF5XKSA0/error-in-vitistutorialsaiengin…