方法学报告报错:无公共主时钟
实现 Place / Route / Opt / Timing 已闭环 Aurora 64B/66B IP core / PS PL Fabric clock
一句话结论:将两个独立时钟设为 false path 后该报错被消除
实现后出现 TIMING #1 Critical Warning,两个时钟相关但无公共主时钟
TIMING #1 Critical Warning The clocks CLOCK_IN5_clk_p[0] and clk_pl_0 are related (timed together) but they have no common primary clock.
帖中未明确
将两个独立时钟设为 false path 后该报错被消除
本文据 AMD 客户社区(原 Xilinx 论坛)真实报错帖整理为中文要点,非原文转载;技术细节以原帖与 AMD 官方文档为准。
原帖:https://adaptivesupport.amd.com/s/question/0D52E00007G0nCQSAZ/methodology-report-error-no-co…