route_design 报 DSP 级联引脚保持违例错误
实现 Place / Route / Opt / Timing 社区未闭环 Vivado
一句话结论：该错误与 IP 的 EDIF 相关，具体根因帖中未明确
布线首轮后所有网络已布通，随后报 DSP 级联引脚保持违例错误
ERROR: [Route 35-548] Router fixed hold violations on 6 DSP cascade pins.
帖中未明确
该错误与 IP 的 EDIF 相关，具体根因帖中未明确
本文据 AMD 客户社区（原 Xilinx 论坛）真实报错帖整理为中文要点，非原文转载；技术细节以原帖与 AMD 官方文档为准。
原帖：https://adaptivesupport.amd.com/s/question/0D54U000084jOK3SAM/route-35548-route-35549-error-…