Spartan-6设计无法布线的IODELAY2与时钟连接问题
实现 Place / Route / Opt / Timing 社区未闭环 Spartan-6 xc6slx150t-3fgg900 / Vivado
一句话结论：需检查IODELAY2的DELAY_SRC配置及GCLK到BUFG的专用连接限制
Spartan-6设计实现时布线失败，报Route 30-472及IODELAY2引脚连接错误
ERROR:Route:472
帖中未明确；回答指出IODELAY2的DELAY_SRC设为IO时T输入引脚必须连接，且GCLK3引脚无法直连BUFG_X2Y2
需检查IODELAY2的DELAY_SRC配置及GCLK到BUFG的专用连接限制
本文据 AMD 客户社区（原 Xilinx 论坛）真实报错帖整理为中文要点，非原文转载；技术细节以原帖与 AMD 官方文档为准。
原帖：https://adaptivesupport.amd.com/s/question/0D52E00006hps1cSAA/unroutable-design-errorroute47…