ERROR: [Place 30-891]

XDMA与RF Data Converter共用时出现Place 30-891

实现 Place / Route / Opt / Timing 社区未闭环 Vivado / xczu28dr-ffvg1517-2-e / XDMA 4.1 / RF Data Converter 2.4

现象

集成XDMA与RF Data Converter后实现阶段报时钟根关键警告

报错原文

[Place 30-891] The clock root for clock net pcie_system_i/xdma_0/inst/pcie4_ip_i/inst/pcie_system_xdma_0_0_pcie4_ip_gt_top_i/diablo_gt.diablo_gt_phy_wrapper/phy_clk_i/PHY_USERCLK needs to be in clock region X0Y1 for best timing

根因

帖中未明确

可尝试的处理步骤

• 尝试重新配置XDMA IP的时钟区域位置（X0Y1）
• 忽略该关键警告对设计进行编程，功能似乎正常
• 在xdc文件中添加set_property USER_CLOCK_ROOT X2Y0 [get_nets {...PHY_USERCLK ...CLK_PCLK2_GT}]

结论

帖中未给出明确根因与最终解决方案

同一工具下的相关错误码