差分时钟输入N端引脚引发Place 30-876错误
实现 Place / Route / Opt / Timing 已闭环 Vivado，AXI 1G/2.5G Ethernet Subsystem，RGMII
一句话结论：该引脚仅能作差分时钟N端，需参考AR-67599处理
RGMII RX时钟分配到差分时钟N端引脚C3，实现时报Place 30-876
[Place 30-876] Port 'ETH_PHY_RGMII_rxc' is assigned to PACKAGE_PIN 'C3' which can only be used as the N side of a differential clock input.
帖中未明确
该引脚仅能作差分时钟N端，需参考AR-67599处理
本文据 AMD 客户社区（原 Xilinx 论坛）真实报错帖整理为中文要点，非原文转载；技术细节以原帖与 AMD 官方文档为准。
原帖：https://adaptivesupport.amd.com/s/question/0D52E00006hpN2XSAU/place-30876-error-with-n-side-…