部分可重构设计中BRAM区域约束过度使用导致布局错误
实现 Place / Route / Opt / Timing 社区未闭环 Vivado 2019.2 / ZCU106
一句话结论:首次配置用最高BRAM/DSP利用率的RM并调整pblock避开被阻塞站点
PR设计子运行布局时报BRAM/DSP资源过度使用,但RP资源足够
[Place 30-859] Some BRAM area constraints are over utilized.
首次配置后,若RP pblock水平边界附近需要布线资源,BRAM和DSP站点可能在第二次配置中被阻塞
首次配置用最高BRAM/DSP利用率的RM并调整pblock避开被阻塞站点
本文据 AMD 客户社区(原 Xilinx 论坛)真实报错帖整理为中文要点,非原文转载;技术细节以原帖与 AMD 官方文档为准。
原帖:https://adaptivesupport.amd.com/s/question/0D52E00006hpNlTSAU/place-30859-some-bram-area-con…