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知识库›Vivado 报错词典›Place 30-719

ERROR: [Place 30-719]

全局时钟IO引脚-IDELAY-BUFG对布局次优

实现 Place / Route / Opt / Timing 社区未闭环 Vivado / Virtex 7 V2000T

一句话结论：报错指向IDELAY-BUFG时钟路径布局次优，根因帖中未确认

现象

布局阶段报全局时钟IO引脚-IDELAY-BUFG对布局次优错误

报错原文

[Place 30-719] Sub-optimal placement for a global clock-capable IO pin-IDELAY-BUFG pair.

根因

帖中未明确；回答推测与IDATAIN端口未锁定到CCIO引脚或BUFG LOC约束有关

可尝试的处理步骤

open the synthesized design
run "opt_design" in the Tcl console
run "place_ports"
search for the cell "goliath_top/lsi/dps/dram_phy/gen_dq[0].dbyte_inst/idelay_inst"
Track to the port connected to the IDATAIN pin of this IDELAY. See if this port it is locked to CCIO pin.
尝试移除该时钟上已有的BUFG LOC约束

结论

报错指向IDELAY-BUFG时钟路径布局次优，根因帖中未确认

本文据 AMD 客户社区（原 Xilinx 论坛）真实报错帖整理为中文要点，非原文转载；技术细节以原帖与 AMD 官方文档为准。
原帖：https://adaptivesupport.amd.com/s/question/0D52E00006hpKuoSAE/place-design-error-place-30719

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