ERROR: [Place 30-691]

MIG 实现阶段 BITSLICE_CONTROL 布局冲突报错

实现 Place / Route / Opt / Timing 社区未闭环 Vivado，MIG (DDR4)，non-project (RTL) 流程

现象

综合通过，实现阶段报 Place 30-689/30-691，BITSLICE_CONTROL 站点被占用

报错原文

[Place 30-689] Failed to place BITSLICE_CONTROL cell u_ddr4_0/inst/u_ddr4_mem_intfc/u_mig_ddr4_phy/inst/generate_block1.u_ddr_xiphy/byte_num[3].xiphy_byte_wrapper.u_xiphy_byte_wrapper/I_CONTROL[1].GEN_I_CONTROL.u_xiphy_control/xiphy_control on site BITSLICE_CONTROL_X0Y4 because instance u_ddr4_0/u_ddr4_mem_intfc/u_mig_ddr4_phy/inst/generate_block1.u_ddr_xiphy/byte_num[3].xiphy_wrapper.u_xiphy_byte_wrapper/I_CONTROL[1].GEN_I_CONTROL.u_xiphy_control_xiphy_control can not be placed in CONTROL of site BITSLICE_CONTROL_X0Y4 because the bel is occupied

根因

BITSLICE_CONTROL 站点冲突：引脚位置决定 BITSLICE_RX_TX 位置，进而决定 BITSLICE_CONTROL 站点，引脚位置规划不当导致冲突

可尝试的处理步骤

• 检查并规划引脚位置以避免 BITSLICE_CONTROL 站点冲突
• 用 pblock 分配 bitslice_rx_tx_cells（此后 30-689/691 消失，出现 Place 30-687）
• 检查约束与 I/O planning 中的端口

结论

需仔细规划引脚位置与 BITSLICE 布局约束以消除站点冲突

同一工具下的相关错误码