ERROR: [Place 30-68]

Vivado 2018.3及以后对寄存器设IOB TRUE导致输入寄存器无法布局

实现 Place / Route / Opt / Timing 已闭环 Vivado 2018.3及以后

现象

对OBUFT输入输出引脚相连寄存器设IOB=TRUE后，place_design报Place 30-68，寄存器无法布局

报错原文

ERROR: [Place 30-68] Instance te0741_3/fpga_model_cw_i0/fpga_model_cw_struct/op5369_1b/encoder_input_subsection/quad_decoder/register5/synth_reg_inst/latency_gt_0.fd_array[1].reg_comp/fd_prim_array[0].bit_is_0.fdre_comp (FDRE) is not placed

根因

帖中未明确；提问者称同一设计在2018.2可编译通过，2018.3及以后失败

可尝试的处理步骤

• 解压归档
• 打开Vivado 2018.3
• 在Tcl控制台cd到解压目录
• open_checkpoint test_io_packing_synth.dcp
• source test_io_packing_constraint.tcl
• opt_design
• place_design

结论

2018.3及以后对寄存器设IOB TRUE可致Place 30-68布局失败

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