ERROR: [Place 30-675]

差分时钟输入时钟缓冲器时出现Place 30-675错误

实现 Place / Route / Opt / Timing 社区未闭环 Kria SOM

现象

差分时钟输入到BUFG时报全局时钟能力IO与BUFG布局次优错误

报错原文

[Place 30-675] Sub-optimal placement for a global clock-capable IO pin and BUFG pair.

根因

帖中未明确；回答指出报错端口并非全局时钟能力端口(IO_L5N_HDGC_44)，实际为IO_L1P_T0L_N0_DBC_64

可尝试的处理步骤

• 使用CLOCK_DEDICATED_ROUTE约束将错误降为WARNING：set_property CLOCK_DEDICATED_ROUTE FALSE [get_nets design_1_i/util_ds_buf_2/U0/USE_IBUFDS.GEN_IBUFDS[0].IBUFDS_I/O]
• 用mark_object标记目标单元并在打开implemented design后在device view中观察
• 用get_package_pins -filter {PIN_FUNC =~ *GC*}列出所有全局CC端口

结论

该端口非全局时钟能力引脚，可用CLOCK_DEDICATED_ROUTE FALSE覆盖并确认时序收敛

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