HDL wrapper 后 IO 布局非法：同一 bank 内 IO 标准不兼容
实现 Place / Route / Opt / Timing 社区未闭环 原帖未注明器件/版本
一句话结论：同一 bank 内 IO 标准冲突，需统一引脚、IO 标准或 bank 电压
GPIO_Out[0] 与 clk 在同一 bank 内 I/O 标准不兼容，布局非法
[Place 30-57] IO placement is illegal:
帖中未明确；回答指出需更改所用引脚、IO 标准或 bank 的 IO 电压
同一 bank 内 IO 标准冲突，需统一引脚、IO 标准或 bank 电压
本文据 AMD 客户社区（原 Xilinx 论坛）真实报错帖整理为中文要点，非原文转载；技术细节以原帖与 AMD 官方文档为准。
原帖：https://adaptivesupport.amd.com/s/question/0D54U00008LO632SAD/with-hdl-wrapper-to-my-design-…