ERROR: [Place 30-494]

实现失败：设计为空，Placer 无法放置所有实例

实现 Place / Route / Opt / Timing 已闭环 Vivado 2018.2 / BASYS 3

现象

综合/实现时报设计为空，Placer 无法放置所有实例

报错原文

[Place 30-494] The design is empty

根因

帖中最佳答案认为是对 test bench 文件 Part_1_Sim 执行了综合/实现；另有回答指出模块无输出导致被优化掉

可尝试的处理步骤

• 选中 Part_1_Sim 文件，在 properties 窗口中取消勾选 synthesis 和 Implementation，仅勾选 Simulation
• reset 并重新运行完整的 Vivado 流程

结论

test bench 不应参与综合实现，仅用于仿真

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