布局器无法放置所有实例，BUFG 时钟脊冲突
实现 Place / Route / Opt / Timing 已闭环 Vivado
一句话结论：BUFG 时钟脊资源冲突导致布局失败，需参考 UG472 检查时钟资源使用。
Phase 1.8 时钟布局阶段报错，BUFG 与其他 SLR 中的 BUFG 共用时钟脊。
ERROR: [Place 30-479] The following BUFG instance shares a clock spine with another BUFG in another Super Logic Region (SLR).
设计中使用了已被占用的 bufferline（时钟脊），帖中未进一步明确。
BUFG 时钟脊资源冲突导致布局失败，需参考 UG472 检查时钟资源使用。
本文据 AMD 客户社区（原 Xilinx 论坛）真实报错帖整理为中文要点，非原文转载；技术细节以原帖与 AMD 官方文档为准。
原帖：https://adaptivesupport.amd.com/s/question/0D52E00006hpZZvSAM/error-common-1769-command-fail…