ERROR: [Place 30-374]

3.3V bank 中 LVDS_25 输出与 LVCMOS33 的 VCCO 冲突

实现 Place / Route / Opt / Timing 已闭环 Vivado 2018.1 / xc7k160tffg676-1

现象

3.3V bank 13 内 LVDS_25 输出与 LVCMOS33 端口 VCCO 冲突，DRC 报错

报错原文

ERROR: [DRC BIVC-1] Bank IO standard Vcc: Conflicting Vcc voltages in bank 13.

根因

帖中回答指出：在 3.3V bank 中将 LVDS_25 用于输出不被允许，DIFF_TERM 仅适用于输入

可尝试的处理步骤

• 将 HS88_EDP_AUX_P/N 改为输入以验证不再出现该 DRC
• 在失败后执行 reset_property DIFF_TERM [get_ports HS88_EDP_AUX_P] 再 place_design
• 尝试 set_property IS_ENABLED 0 [get_drc_checks BIVC-1] 忽略该 DRC

结论

3.3V bank 中 LVDS_25 只能作输入，不能作输出

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