HLS生成的VHDL导入Vivado报错
实现 Place / Route / Opt / Timing 社区未闭环 Vivado
一句话结论：HLS生成的VHDL需从impl多个子文件夹补齐依赖文件才能综合
用HLS导出的VHDL在Vivado中综合，报库缺失与黑盒错误
[Synth 8-2947] error reading binary file 'c:/xilinx/14.2/ise_ds/planahead/scripts/rt/data/vhdl/vdbs/ieee_proposed/fixed_float_types.vdb'
帖中未明确；用户使用syn文件夹RTL时缺ieee_proposed库包，改用impl文件夹后仍缺floating_point_v6_1黑盒描述
HLS生成的VHDL需从impl多个子文件夹补齐依赖文件才能综合
本文据 AMD 客户社区（原 Xilinx 论坛）真实报错帖整理为中文要点，非原文转载；技术细节以原帖与 AMD 官方文档为准。
原帖：https://adaptivesupport.amd.com/s/question/0D52E00006hpSzsSAE/error-trying-to-import-rtl-vhd…