ERROR: [Coretcl 2-176]

综合时报库中找不到设计单元 cdc_sync

HLS / Vitis 社区未闭环 Vivado 2017.4

现象

修改 Xilinx IP 源码后综合，报库 lib_cdc_v1_0_2 中无 cdc_sync 设计单元

报错原文

[Synth 8-5826] no such design unit 'cdc_sync' in library 'lib_cdc_v1_0_2'

根因

帖中未明确；回答指出 IP 源文件不止一个，需将全部源文件编译到正确的库

可尝试的处理步骤

• 在含 XCI 文件的项目中打开 TCL CONSOLE
• 运行 report_compile_order -used_in synthesis -of [get_ips XX]（XX 为 IP 名，如 axi_ethernetlite_0）查看源文件编译情况
• 用 get_ips 查看项目中的 IP

结论

需在含 XCI 的项目中查看编译顺序，将全部 IP 源文件编译到正确的库

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