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ZU3EG MIPI CSI-2 RX Subsystem D-PHY 终端问题

Block Design 与 IP Integrator已闭环原帖 9 个回答 · 1.26K 次浏览|器件：ZU3EG (xczu3eg-sfvc784-2) / Vivado 2018.2 / MIPI CSI-2 RX Subsystem 3.0

一句话结论：最终时钟正常、信号电平修正后 IP 初始化并可经 JTAG to AXI 看到数据

现象

加载 MIPI CSI-2 RX IP 后，低功耗段波形未拉高到约1.2V，HS与LP切换异常

根因

帖中未明确

可尝试的处理步骤

确认 BANK65 的 VRP 引脚经240欧姆电阻接地
检查是否在同一 BANK65 放置多个 MIPI IP，若是需同时复位
将 TX 共享逻辑设置从 Include Shared Logic in example design 改为 Include Shared logic in core
确认 TX 与 RX IP 的 INIT_DONE 均拉高
检查 RX 到 TX 的时钟连接

本文基于 AMD 客户社区（原 Xilinx 论坛）真实问答整理为中文要点，非原文转载；技术细节以原帖与 AMD 官方文档为准。
原帖：https://adaptivesupport.amd.com/s/question/0D52E00006hpilUSAQ/zu3eg-mipi-csi2-rx-subsystem-problems

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相关标签：MIPI CSI-2 · ZU3EG · D-PHY · Vivado

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