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知识库›AMD 社区问答速查›DCM级联生成48kHz时钟不满足时序怎么办

DCM级联生成48kHz时钟不满足时序怎么办

时序与实现社区未闭环原帖 9 个回答 · 429 次浏览|器件：Xilinx DCM

一句话结论：DCM无法支持如此低的输入输出频率，建议改用时钟使能或BUFGCE方案

现象

DCM级联用6.144MHz生成48kHz时钟，设计面积大导致时序不满足并影响整体设计

根因

帖中未明确

可尝试的处理步骤

本文基于 AMD 客户社区（原 Xilinx 论坛）真实问答整理为中文要点，非原文转载；技术细节以原帖与 AMD 官方文档为准。
原帖：https://adaptivesupport.amd.com/s/question/0D52E00007FSdYESA1/xilinx-dcm-digital-clock-manager-in-cascade-mode

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相关标签：DCM · clock_divider · timing_constraint · BUFGCE

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