Block Design 与 IP Integrator社区未闭环原帖 9 个回答 · 221 次浏览|器件：xcau25p-ffvb676-2-i / Vivado 2023.1 / mipi_csi2_rx_subsyst V5.3 / DDR4 MIG V2.2
一句话结论：原因未确认，需确认core_clk为自由运行且非级联MMCM产生
video_out_tvalid一直为0，video_out_tready为1；删除DDR4 MIG改用100MHz差分时钟后ILA数据正常
帖中未明确；回答推测core_clk需为自由运行时钟且不能来自级联MMCM，DDR时钟可能非自由运行或时钟树结构不当
本文基于 AMD 客户社区（原 Xilinx 论坛）真实问答整理为中文要点，非原文转载；技术细节以原帖与 AMD 官方文档为准。
原帖：https://adaptivesupport.amd.com/s/question/0D5Pd00001SZ0ayKAD/xcau25pffvb6762i-mipicsi2rxsubsyst%E4%BD%BF%E7%9
相关标签：MIPI CSI-2 · DDR4 MIG · clocking · AXI4-Stream
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