时序与实现社区未闭环原帖 9 个回答 · 480 次浏览|器件：Vivado 2016.2 / Artix7-50
一句话结论：建议用set maximum delay而非false path/asynchronous，根因未确认
综合后时序分析能找到aurora时钟，实现阶段报找不到该时钟并导致布线时间很长
帖中未明确
本文基于 AMD 客户社区（原 Xilinx 论坛）真实问答整理为中文要点，非原文转载；技术细节以原帖与 AMD 官方文档为准。
原帖：https://adaptivesupport.amd.com/s/question/0D52E00006hpszoSAA/why-vivado-cannot-find-gtp-clock-when-implementa
相关标签：Vivado · CDC · false_path · timing_constraint
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