时序与实现已闭环原帖 9 个回答 · 507 次浏览|器件：原帖未注明
一句话结论：该差异是报告舍入误差，时序结果仍然正确
4条路径时序失败0.001ns，但报告总延迟3.772小于要求4.000
帖中认为是时序报告显示精度导致的舍入误差，内部计算精度更高
本文基于 AMD 客户社区（原 Xilinx 论坛）真实问答整理为中文要点，非原文转载；技术细节以原帖与 AMD 官方文档为准。
原帖：https://adaptivesupport.amd.com/s/question/0D54U000083ZHuRSAW/why-is-a-net-failing-timing-when-total-delay-is-
相关标签：timing · slack · rounding · vivado
就这个问题继续问 AI → ← 返回 AMD 社区问答速查