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Debug Bridge IP在2023.2中为何时序不满足?

时序与实现社区未闭环原帖 9 个回答 · 398 次浏览|器件:Vivado 2023.2 / Vivado 2019.2

一句话结论:根因未明确,暂用-from约束规避,存在风险。

现象

从2019.2升级到2023.2后,AXI to BSCAN模式的Debug Hub IP出现时序违例,slack为-4.096ns。

根因

帖中未明确;仅推测bscan_inst/UPDATE时钟到JTAG TCK时钟域存在跨时钟域路径,工具处理不当。

可尝试的处理步骤

本文基于 AMD 客户社区(原 Xilinx 论坛)真实问答整理为中文要点,非原文转载;技术细节以原帖与 AMD 官方文档为准。
原帖:https://adaptivesupport.amd.com/s/question/0D54U00007nXj2PSAS/why-does-the-debug-bridge-ip-in-axi-to-bscan-mod

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相关标签:Vivado · Debug Bridge · BSCAN · Timing

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