ILA 在线调试已闭环原帖 9 个回答 · 182 次浏览|器件：Vivado 2022.2 / Artix UltraScale+ / Zynq UltraScale+ / GTY
一句话结论：需在参考时钟就绪前保持cpllreset_in复位，之后释放即可正常配置
上电或编程后参考时钟未就绪，CDR锁定与rxclk_active反复翻转，IP被反复复位
默认配置下cpllreset_in未映射为端口，仅用reset_all无法在参考时钟经I2C编程生成前保持CPLL复位
本文基于 AMD 客户社区（原 Xilinx 论坛）真实问答整理为中文要点，非原文转载；技术细节以原帖与 AMD 官方文档为准。
原帖：https://adaptivesupport.amd.com/s/question/0D5KZ00000idFrk0AE/why-does-the-clock-data-recovery-signal-toggles-
相关标签：Transceiver Wizard · cpllreset_in · CDR · reference clock
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