板卡上电与硬件已闭环原帖 9 个回答 · 312 次浏览|器件：ZCU208 RFSoC (EK-U1-ZCU208-V1-G)（错误码：DRC PLHDIO-4）
一句话结论：需把差分时钟引脚约束到含PLL/MMCM的bank
生成比特流失败，报HDIO DRC错误，差分时钟引脚位于HDIO bank
差分时钟引脚被约束在HIGH_DENSITY bank，但该bank无PLL/MMCM/BUFGCTRL/BUFGCE_DIV站点，工具无法布线
本文基于 AMD 客户社区（原 Xilinx 论坛）真实问答整理为中文要点，非原文转载；技术细节以原帖与 AMD 官方文档为准。
原帖：https://adaptivesupport.amd.com/s/question/0D54U00008XVhZASA1/when-we-access-the-differential-clock-in-zcu208-
这条帖子的错误码在词典里有独立词条，含现象、根因与可执行步骤：
相关标签：ZCU208 · PLHDIO-4 · HDIO · clock
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