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Xilinx IP 出现方法学违规和时序失败怎么办？

时序与实现社区未闭环原帖 9 个回答 · 495 次浏览|器件：Vivado 2022.1 / 2022.2

一句话结论：帖中未给出明确根因，仅提供参考文章和 IDR 流程建议

现象

设计在 2022.1 正常，2022.2 失败，时序优化反而更差，并出现脉冲宽度违规

根因

帖中未明确

可尝试的处理步骤

参考 AR-000034374 中的方法
使用 IDR flow（Intelligent Design Runs）
改用 PS 生成的 PL 时钟驱动互联 a_clks 和接口时钟，而非 xdma 输出的时钟

本文基于 AMD 客户社区（原 Xilinx 论坛）真实问答整理为中文要点，非原文转载；技术细节以原帖与 AMD 官方文档为准。
原帖：https://adaptivesupport.amd.com/s/question/0D54U00006FZu2dSAD/what-to-do-when-xilinx-ip-has-methodology-violat

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相关标签：Vivado · timing · methodology · IDR

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