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PCIe Gen3 IP如何调整TX差分摆幅与均衡参数

PCIe / XDMA已闭环原帖 9 个回答 · 264 次浏览|器件：Kintex UltraScale / PCIe Gen3 Integrated Block

一句话结论：TX参数由链路训练按对端请求决定，IP无端口回读；需手动改TX_MARGIN_FULL_*或gt_channel.v

现象

需调整TXDIFFCTRL、TX_PRECURSOR、TX_POSTCURSOR解决板级SI问题，并确认链路训练中是否动态优化及训练后能否读取

根因

PCIe协议下Transceiver TX_DRIVE_MODE为PIPE，TXDIFFCTRL无法控制TX摆幅；摆幅由TXMARGIN[2:0]和TXSWING控制；Gen3 Integrated Block不提供读取TX均衡设置的端口

可尝试的处理步骤

本文基于 AMD 客户社区（原 Xilinx 论坛）真实问答整理为中文要点，非原文转载；技术细节以原帖与 AMD 官方文档为准。
原帖：https://adaptivesupport.amd.com/s/question/0D5KZ00001BQPUB0A5/were-using-a-kintex-ultrascale-fpga-with-pcie-ge

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相关标签：PCIe · TXDIFFCTRL · TXMARGIN · UltraScale

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