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PICXO与PHY IP核联用时钟锁定及数据错误问题

以太网与网络社区未闭环原帖 7 个回答 · 342 次浏览|器件：PICXO IP / PHY 10/25G Ethernet Subsystem – Ethernet PCS/PMA 64bit / GTY / XAPP1241 / UG578

一句话结论：帖中仅提出问题，未给出根因或解决方案

现象

TXOUTCLK选TXPROGDIVCLK时时钟无法锁定、波形混乱；改用TXOUTCLKPMA可锁定但出现数据错误(64'hfefe...而非64'h0707...)

根因

帖中未明确

可尝试的处理步骤

在PHY IP核定制中选择in core方式构建内部GTY，TXOUTCLK默认源为TXPROGDIVCLK(TXOUTCLKSEL=3'b101)，时钟无法锁定
改用in example design方式构建内部GTY，将rxoutclksel和txoutclksel设为3'b010(选TXOUTCLKPMA)，时钟可锁定但出现数据传输错误
将GTY编码从Async gearbox for 64B/66B改为Sync gearbox for 64B/66B，观察TXOUTCLK源由TXPRODIVCLK变为可选(TXOUTCLKPCS、TXOUTCLKPMA、TXPRODIVCLK)

本文基于 AMD 客户社区（原 Xilinx 论坛）真实问答整理为中文要点，非原文转载；技术细节以原帖与 AMD 官方文档为准。
原帖：https://adaptivesupport.amd.com/s/question/0D54U00007wz0CTSAY/we-have-3-problems-when-using-the-picxo-ip-core-

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相关标签：PICXO · GTY · TXOUTCLK · Ethernet

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