时序与实现已闭环原帖 9 个回答 · 276 次浏览|器件：Vivado / vck190 / 06-fft2d_AIEvsHLS（错误码：vpl-102）
一句话结论：在hls_config.cfg中补设312.5 MHz时钟后问题解决
基于vck190的06-fft2d_AIEvsHLS案例集成AIE与HLS导出XSA时报vpl-102时序错误
HLS中未在hls_config.cfg设置312.5 MHz时钟，导致实现阶段时序不收敛
本文基于 AMD 客户社区（原 Xilinx 论坛）真实问答整理为中文要点，非原文转载；技术细节以原帖与 AMD 官方文档为准。
原帖：https://adaptivesupport.amd.com/s/question/0D5Pd000016CT2MKAW/vpltcl-1012design-did-not-meet-timing-design-fai
相关标签：Vivado · AIE · HLS · timing
就这个问题继续问 AI → ← 返回 AMD 社区问答速查