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Vitis链接报VPL 60-704与时钟分区冲突如何解决

以太网与网络社区未闭环原帖 9 个回答 · 1.13K 次浏览|器件：Vitis / AWS F1（错误码：VPL 60-704, Place 30-678）

一句话结论：帖中未给出统一根因，仅提供若干绕过方案

现象

从SDAccel迁移到Vitis后编译通过，但链接时报时钟分区争用及phys_opt_design错误

根因

帖中未明确

可尝试的处理步骤

尝试将--xp vivado_prop:run.impl_1.STEPS.ROUTE_DESIGN.ARGS.DIRECTIVE由NoTimingRelaxation改为Explore
对无负载的冲突时钟添加dummy寄存器并标记DONT_TOUCH
尝试不运行postplace phys_opt_design进行实现
移除两个kernel中的一个，仅保留单kernel
使用inAccel仓库coral分支的新Vitis版本
回退到SDAccel 2018.2

本文基于 AMD 客户社区（原 Xilinx 论坛）真实问答整理为中文要点，非原文转载；技术细节以原帖与 AMD 官方文档为准。
原帖：https://adaptivesupport.amd.com/s/question/0D52E00006hpWnkSAE/vpl-60704-integration-error-problem-implementing

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相关标签：Vitis · VPL 60-704 · phys_opt_design · AWS F1

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