时序与实现已闭环原帖 9 个回答 · 217 次浏览|器件：Vivado 2018.3/2022.1/2024.2
一句话结论：时序报告可靠，异常值源于IMR插入导致的延迟折叠
同一Slice内某寄存器C-Q延迟0.407ns，另一寄存器正常0.070ns
该寄存器插入了IMR（工具自动选择），额外延迟被折叠到C to Q参数中
本文基于 AMD 客户社区（原 Xilinx 论坛）真实问答整理为中文要点，非原文转载；技术细节以原帖与 AMD 官方文档为准。
原帖：https://adaptivesupport.amd.com/s/question/0D5KZ00000jry090AA/vivado%E6%97%B6%E5%BA%8F%E6%8A%A5%E5%91%8A%E9%87
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