时序与实现社区未闭环原帖 9 个回答 · 691 次浏览|器件：Vivado / xcvu37p-fsvh2892-2L-e
一句话结论：例程设计同样时序失败，根因尚未确认，需进一步检查保持时间修复
XCVR IP 内部 power_good_delay 模块相邻触发器间布线延迟超 3ns，例化例程也失败
帖中未明确；回答推测为保持时间修复导致绕线（Hold fix detour），但未确认
本文基于 AMD 客户社区（原 Xilinx 论坛）真实问答整理为中文要点，非原文转载；技术细节以原帖与 AMD 官方文档为准。
原帖：https://adaptivesupport.amd.com/s/question/0D52E00007FSe3mSAD/vivado-xcvrtransceivers-ip-of-ultra-scale-is-hav
相关标签：Vivado · UltraScale · XCVR · Timing
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