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Vivado 12-4739 create_clock 找不到 get_ports 对象怎么办

Vivado 报错与许可社区未闭环原帖 9 个回答 · 680 次浏览|器件：Vivado / Block Design(CIPS pl0_ref_clk 40MHz)（错误码：Vivado 12-4739）

一句话结论：get_ports 不适用于 BD pin，需改用正确对象名修改约束或将 RTL 封装为 IP

现象

SDC 每行 create_clock 均报 Critical Warning，综合后仅 sys_clk 连接、其余时钟接地或缺失

根因

SDC 中 get_ports 引用的名称在顶层并不存在，这些名称只是 BD 的 pin 而非 port；RTL 作为 BD 一部分时约束不适用

可尝试的处理步骤

在 BD 的 Tcl 控制台执行 get_ports * 查看返回的端口
执行 join [get_bd_pins *] \n 列出所有 BD pin
选中目标 pin，在属性窗口查看名称，或执行 get_selected_objects 获取形如 /smrtcon_cpu_axi_lite/aclk 的对象名
用 get_bd_pins <名称> 验证 pin 名称
在 Tcl 控制台直接应用约束以验证语法
修改约束（可用查找替换）或将 RTL 模块封装为 IP 以便工具自动修改约束
综合后用 write_xdc 导出已应用约束或运行 report clocking 检查约束是否生效

本文基于 AMD 客户社区（原 Xilinx 论坛）真实问答整理为中文要点，非原文转载；技术细节以原帖与 AMD 官方文档为准。
原帖：https://adaptivesupport.amd.com/s/question/0D5KZ00000IwL5P0AV/vivado-synthesis-critical-warning-vivado-124739-

Vivado 报错词典解读

这条帖子的错误码在词典里有独立词条，含现象、根因与可执行步骤：

ERROR: [Vivado 12-4739]

set_false_path 未忽略异步时钟间时序怎么办？

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相关标签：Vivado · create_clock · SDC · Block Design

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