封装与引脚约束已闭环原帖 9 个回答 · 156 次浏览|器件：Vivado / Red Pitaya Gen1
一句话结论：PS时钟通过配置PS生成，不需引脚约束；ADC时钟为差分信号，位于U18/U19
做引脚分配时找不到内部时钟信号对应的PIN
PS到PL的时钟无需引脚分配，需在顶层框图添加Processing System块并在配置菜单的PL clocks中设置频率
本文基于 AMD 客户社区（原 Xilinx 论坛）真实问答整理为中文要点，非原文转载；技术细节以原帖与 AMD 官方文档为准。
原帖：https://adaptivesupport.amd.com/s/question/0D5KZ00000rfgF00AI/vivado-pin-assignment-red-pitaya-gen1
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