IP 打包与升级已闭环原帖 9 个回答 · 1.19K 次浏览|器件：Vivado
一句话结论：将项目目标语言改为Verilog后重新生成IP输出产物即可
自定义IP后生成的模块文件类型为VHDL，用户不熟悉VHDL
项目目标语言被设置为VHDL，Vivado默认按项目目标语言生成顶层IP产物
本文基于 AMD 客户社区（原 Xilinx 论坛）真实问答整理为中文要点，非原文转载；技术细节以原帖与 AMD 官方文档为准。
原帖：https://adaptivesupport.amd.com/s/question/0D52E00006iHkKJSA0/vivado-generate-verilog-module-when-custom-ip
相关标签：Vivado · IP · Verilog · VHDL
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