fpga.love

EN App

知识库›AMD 社区问答速查›Vivado 2022.2 Zynq UltraScale+ 实现阶段崩溃

Vivado 2022.2 Zynq UltraScale+ 实现阶段崩溃

时序与实现社区未闭环原帖 9 个回答 · 393 次浏览|器件：Vivado 2022.2 / xczu2eg-sfvc784-1-e（错误码：EXCEPTION_ACCESS_VIOLATION）

一句话结论：多种尝试均未解决，崩溃原因仍未确定

现象

综合通过，opt_design 无错误，实现阶段确定性崩溃 EXCEPTION_ACCESS_VIOLATION

根因

帖中未明确

可尝试的处理步骤

用 write_project_tcl -force C:/test/rebuild_project.tcl 导出工程
在新 Vivado 实例中 source rebuild_project.tcl 重建工程
禁用增量综合模式后重跑综合与实现
尝试升级到 Vivado 2022.2.2 (Update 2)
打开综合后设计，在 Tcl Console 中运行 opt_design 和 place_design

本文基于 AMD 客户社区（原 Xilinx 论坛）真实问答整理为中文要点，非原文转载；技术细节以原帖与 AMD 官方文档为准。
原帖：https://adaptivesupport.amd.com/s/question/0D5Pd00001faStnKAE/vivado-20222-zynq-ultrascale-implementation-cras

相关资料

ISE 14.7 MAP报错place:543资源未满却无法布局 xocc双时钟内核时序不满足导致自动降频失败 Spartan-6 LX9 MCB_DDR3_rzq 的 LOC 约束 K7 无效报错

相关标签：Vivado · Zynq UltraScale+ · opt_design · crash

就这个问题继续问 AI → ← 返回 AMD 社区问答速查