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Vivado 2020.2 下 MIPI CSI-2 TX lane 数据异常

Vitis 与 HLS已闭环原帖 7 个回答 · 586 次浏览|器件:Vivado 2020.2 / Vitis / xczu2cg-sfvc784-1-e

一句话结论:需升级到 Vivado 2022.2 或更新版本,并用 Example Design 环回验证

现象

裸机向 mipi_csi2_tx 发送数据后,测量 MIPI lane 数据异常

根因

MIPI CSI-2 TX IP 使用 HSSIO,受相关已知问题影响;2020.2 无可用补丁,需升级到 Vivado 2022.2 或更新版本

可尝试的处理步骤

本文基于 AMD 客户社区(原 Xilinx 论坛)真实问答整理为中文要点,非原文转载;技术细节以原帖与 AMD 官方文档为准。
原帖:https://adaptivesupport.amd.com/s/question/0D54U00008Id9exSAB/vivado-20202-xczu2cg-sfvc7841eblock-design-zynqv

相关资料

该问题涉及的器件系列(点进去看同系列其他踩坑记录):

Zynq UltraScale+ / MPSoC →
旧SDK项目导入Vitis 2020.2后build platform报makefile错误Alveo SN1000 建立xclbin 报错找不到 vits_net_p4 IPVitis 2024.1 调试 MicroBlaze 报错找不到 Hart 目标

相关标签:MIPI CSI-2 TX · HSSIO · Vivado · Zynq UltraScale+

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