以太网与网络社区未闭环原帖 7 个回答 · 245 次浏览|器件：Video PHY Controller
一句话结论：需从IP侧确认逻辑正确性并参考pg230调整连接
工程实现后报错，查看TXPLL_ADV网表发现相关寄存器输入接地被优化
综合后网表中CLKINSEL并非直接接地，但相关寄存器输入均接地，导致这些逻辑被优化掉
本文基于 AMD 客户社区（原 Xilinx 论坛）真实问答整理为中文要点，非原文转载；技术细节以原帖与 AMD 官方文档为准。
原帖：https://adaptivesupport.amd.com/s/question/0D54U000084jNY9SAM/%E5%B7%A5%E7%A8%8B%E5%AE%9E%E7%8E%B0%E5%90%8E%E6
相关标签：Video PHY Controller · TXPLL_ADV · Synthesis · pg230
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